Implémentation hybride de l’algorithme AES sur circuit FPGA

dc.contributor.author	KHAZIMI, Dalila
dc.contributor.author	MALLAOUI, Razika
dc.contributor.author	OULD ZMIRLI, Mohamed
dc.date.accessioned	2023-02-22T10:06:29Z
dc.date.available	2023-02-22T10:06:29Z
dc.date.issued	2016
dc.description.abstract	Ce projet consiste à la conception hybride (matérielle et logiciel) de l’algorithme de chiffrement et déchiffrement AES des données de 128 bits, et son implémentation sue un circuit FPGA. Et enfin, nous avons réalisés des tests pratique du circuit développé sur la plateforme de type Spartan-3A DSP 1800 A .	fr
dc.identifier.citation	Systéme enbarqués	fr
dc.identifier.govdoc	M116167
dc.identifier.uri	https://dspace.univ-medea.dz/handle/123456789/8411
dc.language.iso	fr	fr
dc.relation.ispartofseries	MF 3557;
dc.subject	AES	fr
dc.subject	chiffrement	fr
dc.subject	déchiffrement	fr
dc.subject	FPGA	fr
dc.subject	conception hybride	fr
dc.title	Implémentation hybride de l’algorithme AES sur circuit FPGA	fr
dc.type	Memoire	fr

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