Implémentation hybride de l’algorithme AES sur circuit FPGA
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Ce projet consiste à la conception hybride (matérielle et logiciel) de
l’algorithme de chiffrement et déchiffrement AES des données de 128 bits, et son
implémentation sue un circuit FPGA.
Et enfin, nous avons réalisés des tests pratique du circuit développé sur la plateforme
de type Spartan-3A DSP 1800 A .
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Systéme enbarqués