Formalisation d'exigences SysML relatives aux diagrammes d’activités.

Abstract

La formalisation des exigences est une activité primordiale pour la vérification des systèmes complexes. Cette étape de formalisation pose un défi majeur pour les analystes SysML. Ce travail propose une formalisation des exigences SysML relatives aux diagrammes d’activités. Les exigences SysML sont exprimées en AcTRL puis translatées automatiquement vers le langage de la logique temporelle LTL tout en préservant une traçabilité au niveau des diagrammes d’exigences SysML. Des outils permettant de supporter cette activité de formalisation sont implémentés dans ce travail